2013年7月17日　アイウェーブのレイアウト設計技術

アイウェーブは、防衛、テレコム、医療、オートモーティブ、産業用及び家電等に使用される先端技術を駆使した複雑なPCB設計を通じ、レイアウト設計技術を育て上げてきました。
PCB設計にはCadence Allegro /Orcad PCB設計ソフトウエアを使用しています。

設計能力

• ルールに基づく設計 (制約/レイアウト ガイドライン)
• ファインピッチ パッケージ用の革新的設計手法
• CADライブラリの作成、検証及びメンテナンス
• 製造/組立/テスト 用の設計
• 20層スタックまでの複雑なレイアウト設計
• Fine Pitch Micro BGA Designs (最大0.4mm ピッチ、1249-ピンFCBGAパッケージまで)
• Micro/Blind & buried Viasを使用したHDI（高密度配線）設計
• PCIe2.0、SERDES、USB3.0、DDR3等の高速インターフェイスのレイアウト設計
• Analog/RF/混合信号設計 [GPS/ Wi-Fi モジュール]
• 最新のQDR-IVデバイスのレイアウト設計技術

設計

アイウェーブは、設計上の制約を克服し信号品位を満足しながら、これまでに100以上の複雑なレイアウト設計に成功しました。 私達は、“スケジュールに間に合い、初回から正しい設計をする”ことに焦点を合わせて設計しています。
幾つかのレイアウト設計事例を簡単に紹介します。

（a） コンパクトHDI Intel Atomベースのレイアウト設計

　　　　　　　　　　図1： 内部レイヤの配線密度及び組立ボード

この設計は、Intel Atom Z5xx プロセッサをベースにしており、フォームファクタはQ7標準に準拠しています。
60X60mm のエリア（エッジ コネクタ及びサーマル プレートス ペースを除く）に図1の様にファインピッチBGA 、拡張コネクタやその他の主要なデバイス等800の部品を配置しています。
この設計の特徴は以下の通りです；

• 11 のファインピッチBGAを使用し、そのうちの2つのBGAは0.4mm pitch 1000+ pin package
• 8 DDR2 BGA デバイスを背中合わせで配置し、フライバイ接続で配線
• 設計にHDI Type-II (Micro/buried Via)技術を採用
• 3.2/3.2mil トレース幅 / スペーシング
• 12レイヤスタック（6Signal+6Planes ）の信号配線

（b） ネットワークプロセッサミ基づく高密度レイアウト設計

　　　　　　　　　　図2： 複雑なレイアウト設計例

この設計は、SERDES、Gigabit Ethernet、SDH/SONET、SFPトランシーバ等の高速インターフェイスを備えた一般的なネットワーク プロセッサをベースにしています。

このレイアウトにおける、チャレンジングな技術は以下の通りです。

• 信号のうちの30%は、高速信号 (3Ghz以上)
• レイアウトに14Lレイヤスタックを使用するとともに全ての高速信号を両サイドのプレーンでアースされたシングルレイヤに配線
• ハイピンカウントのプロセッサ、複数のFPGA、DDR3/DDR2メモリ等の21個のファインピッチ BGAデバイスを使用
• 部品密度： 3000部品以上
• 混合信号設計 (Analog/Digital)
  

（c） RF レイアウト技術

　　　　　　　　　　図3 RF モジュール レイアウト設計

アイウェーブは、RFモジュール開発のため多くのレイアウト設計を実施しました。
図3は、アイウェーブ独自のGPS 及びSDIP WLANモジュールのレイアウトスケッチを表しています。

アイウェーブは、革新的なレイアウト戦略/技術をもって、引き続きレイアウト効率の改善、ハードウエア設計サイクルの低減に尽力してまいります。
複雑なPCBレイアウト設計が必要なお客様は、営業までご相談ください。

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　詳しくは、営業へお問い合わせ下さい。

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